FPGA: UltraScale PCB-Design (UG583)
Zusammenfassung
Xilinx User Guide UG583 (v1.17, Aug. 2019): Leiterplatten-Design für UltraScale/UltraScale+/RFSoC/MPSoC-FPGAs. Kerninhalte: Power-Distribution-System mit konkreten Decoupling-Stücklisten pro Device und Kondensatortypen, Referenz-Stackup (16 Lagen) samt Laufzeitkonstante, Routing-/Skew-Regeln für Speicherinterfaces (DDR4/DDR3/LPDDR4/QDR/RLDRAM) und Migrations-Checklisten.
Inhalt
Power Distribution System (Kapitel 1)
- Decoupling-Empfehlungen gelten für ~100 kHz bis 10–20 MHz; Basis sind hohe Ressourcenauslastung: 80 % LUT/FF @245 MHz (25 % Toggle), 80 % BRAM/DSP @491 MHz, 25 % I/O @1200 MHz.
- Step Loads für Zielimpedanz-Berechnung: VCCINT/VCCINT_IO 25 %, VCCBRAM 40 %, VCCAUX/VCCO 100 % des dynamischen Stroms.
Ztarget = Vrail · (%Ripple/100) / StepLoadCurrent; VCCINT-Toleranz 3 % gesamt = 1 % DC + 2 % AC-Ripple.- Kondensator-Stücklisten pro Device, z. B. XCKU040: 1×330 µF + 5×100 µF + je 47 µF/10 µF an VCCINT/VCCBRAM/VCCAUX (+47 µF/10 µF je I/O-Bank); XCVU190: 3×330 µF, 7×100 µF; XCVU440: 5×330 µF, 11×100 µF.
- Empfohlene Bauteile (rein keramisch, X6S): 330 µF/1210 GRM32EC80E337ME05 (1–4″ Abstand), 100 µF/0805 GRM21BC80G107ME15 (0,5–3″), 47 µF/0603 GRM188C80E476ME05 (0,5–2″), 10 µF/0402 GRM155C80J106ME11D (0–1″, direkt unter dem BGA auf der Gegenseite).
- VCC_PSDDR_PLL (1,8 V): von VCC_PSAUX abgeleitet nur über Ferrite 120 Ω@100 MHz (BLM18SG121TN1) + ≥10 µF; zusätzlich 1 µF/0201 bzw. 10 µF/0402 am BGA-Via; Zuleitung als Planelet ≥80 mil breit <3000 mil lang oder Trace ≤40 Ω <2000 mil.
- VCCINT_VCU: eigene Rail, nicht kombinierbar; unbenutzt → Pins auf GND.
- Versorgungskonsolidierung beim Zynq UltraScale+ MPSoC: im „Always-on”-Fall genügen 5 Regler; vier Power-Domänen (LPD/FPD/PLPD/BPD) erfordern ggf. mehr Regler/Load-Switches.
Referenz-Stackup und Impedanzen (Kapitel 2)
- 16-Lagen-Stackup auf Isola 370HR FR-4 (εr = 4,0): L1 Top, L2/L4 GND, L3/L5 Signal, L6–L11 Power/Ground-Paare (1 oz), L12/L14 Signal, L13/L15 GND, L16 Bottom. Innere Signallagen: 169,5 ps/inch Laufzeit – alle Längen-/Skew-Angaben basieren darauf.
- High-Speed-Signale bevorzugt auf oberen Signallagen (L3/L5) routen → weniger Via-Kopplung/Jitter bei dicken Boards.
- Breakout unter dem BGA: zwei Traces zwischen den Pads → 4 mil Breite/50 Ω; nur ein Trace → 6 mil/39 Ω.
Memory-Routing-Regeln (Auswahl)
- Skew DQ↔DQS ±5 ps (±29 mil); Taktpaar ck_p/ck_n innerhalb der Gruppe ≤2 ps (12 mil).
- CK↔DQS (DDR3/4 Komponenten): −149…+1796 ps – bewusst weit, damit Write-Leveling aller Devices in der Fly-by-Kette funktioniert (der Memory-Controller kann DQS intern verzögern).
- DQ/DQS eines Byte-Groups in einer Lage halten (außer Breakout); DM einbeziehen. Keine Lagewechsel zwischen DIMMs; Layer-Change-Vias brauchen eine GND-Via im Umkreis von 50 mil.
- Immer über geschlossene Referenzebene routen – keine Splits/Voids unterkreuzen.
- Bei abweichendem Stackup: Längen skalieren mit
L_neu = L_169,5ps · 169,5 ps / t_prop_ist.
Weitere Kapitel
- Kapitel 3: RFSoC-PDN (PL-/PS-Rails, GTY/PS-GTR), ADC/DAC-Guidelines (Baluns, Clocking, Analog/Digital-GND-Verbindung, Sample-Stackup bis 26 Lagen).
- Kapitel 4: PS-Interfaces (QSPI-Trace-Delay 500 ps, PS-GTR-Referenz-Clock AC-gekoppelt, PCB-Checkliste).
- Kapitel 5: MIPI D-PHY-Routing. Kapitel 6–9: Migrations-Checklisten (Package/Pinout, HP/HR-I/O, GTH/GTY, SLR/SSI-Stacked Silicon, Spannungsdifferenzen UltraScale→UltraScale+, DCI/VREF).
- Transceiver-Versorgungen (GTH/GTY) separat in UG576/UG578; Schematic-Review-Checklisten XTP344/XTP427.
Quellen
raw/ug583-ultrascale-pcb-design.pdf– UG583 v1.17 (29.08.2019)